AMD: "Bulldozer har åtta kärnor"

Jag skulle säga att det är fel att kalla bulldozer för 8-kärnig, men det är ännu mer fel att kalla den 4-kärnig. 8-kärnig ligger helt enkelt närmast sanningen. HT låter väl bara två trådar turas om med resurserna på en kärna, medan bulldozer kör 8 stycken slaktade kärnor. Skulle säga att bulldozer är betydligt närmare 8-kärnor än vad en 4-kärnig I7 är.

Jag håller helt med. Jag tycker AMD borde givit sina kärnor ett nytt namn. Tex mha ett prefix.
Som sagt en 4kärnig med HT har endast 4kärnor. Inget att diskutera där och jag har aldrig påstått något annat. Just därför så håller inte argumentet i artikeln om att antal parallella instruktioner skulle avgöra antalet kärnor.

Observera att jag aldrig påstått att bulldozer inte har 8st kärnor(i någon mån), men då de inte påpekar att dessa kärnor inte är samma som tidigare AMD och nuvarande Intel kärnor så är det vad jag kallade för "ful-PR". Kanske inte en ren lögn, men inte speciellt uppriktigt och rakryggat gjort.

om man ska berätta vad ens produkt inte är så går ju informationsmängden mot oändligheten eller?

Självklart och det har jag inte sett att någon frågat efter heller?

Om man dock berättar vad ens produkt är så bör man vara tydlig tycker jag. Det är AMD som slagit på stora trumman med "8 core" utskrivet i fokus på varenda reklamblad och referens. Att man då inte nämner att dessa kärnor inte är samma som ens tidigare generationer tycker iaf jag är lite fult. Du behöver så klart inte hålla med mig.

Skickades från m.sweclockers.com

AMD talade om kluster och "Bulldozer cores" långt innan några konsumenter köpte grejerna.

När man körde Amiga så fanns ingen fpu alls förens man stoppade i turbokort men inte ens då var det en del av cpum utan det var ett eget chip. Var då verkligen en 68020 en riktig cpu? Eller för den delen 68000. Jepp. Så att det bara finns en ALU säger inte så mycket, det är inte en vital del av kärnan. A4000 hade dessutom en ec cpu dvs en utan mmu. Men en A500 med en 68020 och en 68881 var en best... ja så länge man hade minne på turbokortet för annars hände inte mycket men den extra kraften.

Går ändå inte att komma ifrån att om du ställer frågan:
Hey, Mr CPU what is your core count?
så svarar en FX-8350
It's 4 cores, sir!

Har ingen aning om vilka chanser denna person har att vinna stämningen, men skulle ändå säga att hans största chans måste vara att peka just på att AMD själva valt att låta CPUn identifiera sig mot OS som att den har 4 kärnor och 8 trådar.

Rent tekniskt finns ju bara en enda skillnad mellan "Core" CPUer med HT och Bulldozer designen:
I "Core" så finns 3-4 (4 från Haswell och framåt) ALUs för heltal per kärna och i Bulldozer designen finns 4 ALU för heltal per modul.

Skillnaden är att "Core" låter en ensam tråd använda alla ALU-enheter och när båda trådarna används får de dela på ALU-enehterna och det blir då 1,5-2,0 st i snitt per tråd.

I Bulldozer-designen valde man att göra en statisk separation, trådarna kan använda två ALUs var oavsett om en eller två CPU-trådar är aktiva.

I övrigt är en Bulldozer-modul och en "Core"-kärna med HT väldigt lika från hög nivå, båda trådarna delar "front-end" och båda trådarna delar FPU.

Skulle inte säga att den har 8 kärnor.

Den har.

4 kärnor

8 trådar
----------------------------------------------------
Men om den hade 8 kärnor så skulle den ha.

8 kärnor

16 trådar

Därför köper jag bara Intel för dom kan man lita på. Intel <3

@Petterk: jag säger inte att min åsikt är att han har rätt i sin stämning (tvärt om hoppas jag han förlorar), jag säger bara att det finns en del ammunition som helt klart befinner sig i Tony Dickey hörn.

Rätten ska inte heller göra en teknisk definition av vad en "CPU-kärna" är, de ska bara bedöma om det kan anse vilseledande att AMD kallar t.ex. FX-8350 för 8-kärnig.

Just definitionen av SMT är ett annat vapen som är till Tony Dickey fördel och gissar att det är grundstenen i hans "case". Det finns överhuvudtaget inga tvivel om att Bulldozer designen är en form av SMT, råder heller inga tvivel om att CPUer med oberoende kärnor (Stars, Silvermnt, Jaguar, även de 8-kärniga ARM-kretsarna i telefoner) inte implementerar SMT då kravet för att det ska vara SMT är att minst en av fetch-decode-execute ska delas mellan minst två CPU-trådar.

Om jag skulle kört denna stämning skulle just dessa två saker vara mina hörnstenar

• FX-8350 identifierar sig som fyrkärnig med åtta trådar via CPUID

• "riktiga" CPU-kärnor kan inte klassas som att implementera SMT, en AMD modul är helt uppenbart en SMT implementation. SMT är till skillnad från "CPU-kärna" väldefinierat på teknisk nivå

SMT kräver också att minst två trådar kan köra instruktioner samtidig (d.v.s. under samma cykel), om de inte kan detta (vilket är fallet för t.ex. SPARC T1/T2 som ändå har fyra trådar per CPU-kärna) kallas det temporal multithreading. Både HT och AMD moduler uppfyller detta krav, så båda är SMT.

Fast heltalsenheterna har inte SMT utan snarare FGMT som är en typ av temporal multithreading. Det är bara FPUn som är SMT.

Vi vet att stämningen handlar om saker som "eight instructions simultaneously" och processorn klarar ju faktiskt en hel del mer än så, du kan ju även snitta mer än så. Manualer och dokumentation har ju inte ljugit hur det hela fungerar. Har då svårt att se vad de skulle missleda om, de byggde och levererade en "hybriddesign" precis som de lovade och att de levererade den designen är ju problemet inte marknadsföringen. Att de har en delad FPU och en bulldozer-arkitektur framgår ju t.o.m. i informationen menad till konsumenter. De jämförde t.o.m. deras "eight core" processor med 4 kärnor Sandy-Bridge i marknadsföringen. Det borde säga en hel del när det gäller prestandan och förväntningarna en konsument kan ha.

Även heltalsdelen är SMT, front-end är delad och SMT kräver att minst en av fetch-decode-execute delas för att det ska vara SMT. Core med HT delar alla tre, Bulldozer/Piledriver delar de två första och Steamroller/Excavator delar den första (och är därmed fortfarande en SMT-design).

Vi har ju tidigare diskuterat Freescale e6500, den har separat fetch-decode men delar execute och är därmed också en SMT-implementation (vilket också är vad Freescale säger i sitt marknadsmaterial, d.v.s. man räknar inte trådar som delar execute som separata kärnor).

Fast din definition skulle omöjliggöra temporal multithreading på en superscaler eller multi-issue CPU, även om de inte kör instruktioner från fler än en tråd samtidigt, och det vet jag inte om litteraturen håller med om. Även UltraSPARC T1 delar fetch/decode och då med fyra trådar. BD/PD växlar ju varje cykel mellan olika trådar. Det är något e6500 inte gör. e6500 delar L1, MMU och FPU, men har separata heltalspipelines (execute) de också. Båda delar FPU. Meningen med SMT är att köra instruktioner från olika trådar samma cykel och det gör ju inte BDs heltalskluster även om FPUn ska klara det.

Ser inte vad problemet är. Ja, SMT kräver en superskalär design. SPARC T1/T2 är en single-issue, d.v.s. inte superskalär och implementerar därför inte SMT utan temporal multithreading.

Just dessa saker är väl definierade, råder därför inga tvivel om att en AMD-modul är SMT. Den är inte temporal multithreading. Råder heller inga tvivel om att t.ex. Jaguar inte är SMT då den inte delar någon av fetch-decode-execute mellan olika CPU-trådar.

SMT säger också specifikt att den inte tar hänsyn till minneshierarkin, så hur cachen är organiserad är irrelevant ur det perspektivet.

BD/PD växlar inte tråd varje cykel, den kör båda trådarna samtidigt precis som Intels CPUer med HT (vilket är ett krav för SMT). SPARC T1/T2 växlar däremot tråd varje cykel och implementerar därmed en variant av temporal multithreading som kallas barrel processor.

Ser inte vad problemet är. Ja, SMT kräver en superskalär design. SPARC T1/T2 är en single-issue, d.v.s. inte superskalär och implementerar därför inte SMT utan temporal multithreading.

Just dessa saker är väl definierade, råder därför inga tvivel om att en AMD-modul är SMT. Den är inte temporal multithreading. Råder heller inga tvivel om att t.ex. Jaguar inte är SMT då den inte delar någon av fetch-decode-execute mellan olika CPU-trådar.

SMT säger också specifikt att den inte tar hänsyn till minneshierarkin, så hur cachen är organiserad är irrelevant ur det perspektivet.

BD/PD växlar inte tråd varje cykel, den kör båda trådarna samtidigt precis som Intels CPUer med HT (vilket är ett krav för SMT). SPARC T1/T2 växlar däremot tråd varje cykel och implementerar därmed en variant av temporal multithreading som kallas barrel processor.

För SMT är det irrelevant om det finns FPU, L2 eller ens L1$. Men AMD BD är inte "partial SMT", endera är det SMT eller så är det inte SMT och kravet är att minst en av fetch-decode-execute ska delas och så är fallet både för flyttal och heltal i alla BD-designer så de implementerar alla SMT (och alltså inte CMP enligt den definition någon lagt på Wikipedia).

När fanboys resonerar handlar det minsann om hur mycket man skall komma undan med genom falsk marknadsföring, varenda litet kryphål skall utnyttjas för att få produkterna att verka bättre än vad de faktiskt är. Stämningar som dessa handlar inte om att göra någonting "idiotsäkert", det handlar om att företag inte skall kunna sälja sin fyrkärniga processor som åttakärnig genom luddiga definitioner. Man skall inte behöva läsa det finstilta för att se om man köpt vad som står på kartongen..

Det är fullt möjligt att ha en implementation där man växlar mellan trådar varje cykel i front-end men där man ändå kör avkodadeinstruktioner parallellt i delade eller separata (kvittar) back-end(s). Nyckelordet här är att det som kallas "issue", d.v.s att en avkodad instruktion påbörjar sin körning i back-end, måste potentiellt kunna ske från flera CPU-trådar parallellt för att det ska vara SMT, om det bara kan ske från en tråd är det inte SMT utan "temporal multithreading" (av någon form).

Mellan front-end och back-end ligger ju en kö med väntande instruktioner, så även om front-end är implementerad så att den alternerar (rätt säker på att varken AMDs moduler eller Intels HT fungerar så, rätt säker att de kan i alla fall avkoda från två trådar samma cykel) kan det ändå vara SMT bara man kan "issue" mer än en instruktion och det potentiellt kan vara instruktioner från mer än en CPU-tråd.

Hittar en del presentationer från föreläsningar och liknande, t.ex. denna, och de verkar vara överens med det som står på Wikipedia

There are many ways to support more than one thread within a chip, namely:

• Interleaved multithreading: Interleaved issue of multiple instructions from different threads, also referred to as temporal multithreading. It can be further divided into fine-grain multithreading or coarse-grain multithreading depending on the frequency of interleaved issues. Fine-grain multithreading—such as in a barrel processor—issues instructions for different threads after every cycle, while coarse-grain multithreading only switches to issue instructions from another thread when the current executing thread causes some long latency events (like page fault etc.). Coarse-grain multithreading is more common for less context switch between threads. For example, Intel's Montecito processor uses coarse-grain multithreading, while Sun's UltraSPARC T1 uses fine-grain multithreading. For those processors that have only one pipeline per core, interleaved multithreading is the only possible way, because it can issue at most one instruction per cycle.

• Simultaneous multithreading (SMT): Issue multiple instructions from multiple threads in one cycle. The processor must be superscalar to do so.

• Chip-level multiprocessing (CMP or multicore): integrates two or more processors into one chip, each executing threads independently.

• Any combination of multithreaded/SMT/CMP.

FGMT är inte SMT, utan vad som här kallas "Interleaved multithreading". Här står faktiskt också att CMP/multicore "each executing threads independently", vilket alltså inte gäller för AMDs moduldesign. Är exakt den definitionen jag skulle välja för en formell definition av "CPU-kärna". Undrar hur pass förankrad texten på Wikipedia är med de definitioner universitet och industrin använder? Kan som sagt inte påminna mig att jag någonsin sett en formell definition av CPU-kärna, men Wikipedia har uppenbarligen en sådan. En fixad "citation needed" skulle vara guld värd på detta!

För SMT är det irrelevant om det finns FPU, L2 eller ens L1$. Men AMD BD är inte "partial SMT", endera är det SMT eller så är det inte SMT och kravet är att minst en av fetch-decode-execute ska delas och så är fallet både för flyttal och heltal i alla BD-designer så de implementerar alla SMT (och alltså inte CMP enligt den definition någon lagt på Wikipedia).

Sett tester som visat att en FX8350 är svagare än en 2600K per kärna, men starkare i de fall den kan använda alla sina åtta kärnor.

Intressant! Kollade upp introduktionspriserna på motsvarande cpu's i dollar:

2700K / $317
3770K / $313
4770K / $339
6700K / $339

Dollarn har dock gått upp med omkring 38% sedan Jan 2011 och priset på CPU har stigit med 7%, vilket borde ge en prisökning på 47%.

2300 * 1.47 = 3381. Det kan också vara så att det ligger en del extra marginaler i mellanhänder?