AMD Ryzen 3000 "Matisse" – samlingstråd

Zen2 blir som ganska väntat rejält uppiffad och AMD går 100% all in nu. 9900K är det absolut vassaste Intel har och är ju en design som är finputsad i så många omgångar och på en process som är urvattnad så Intel sitter i skiten ett tag framöver.

Ett intressant perspektiv är att när Intel skeppade Skylake 14nm CPU'er så skeppade AMD fortfarande 28nm Bulldozer-baserade CPU'er. Nu skeppar AMD nextgen Zen på 7nm medans Intel är kvar på 14nm Skylakebaserade CPU's.

10nm kommer fortfarande ta tid för Intel att få till, åtminstone med den klockpotential man vill ha och inte minst yield. På samma tid som Intel's 10nm är hyffsat mogen så är AMD inne på 7nm+ HP med Zen3. Intel nämner att dom arbetar på 7nm, men TSMC jobbar likaså dom med på sin 5nm process.

Chiplet* Inte CCX min vän Påminn dig över att CCX är ett kluster i chipleten. Dock hoppas jag starkt på att man gjort sig av med CCX internt, eller åtminstone grupperat dom om 8 kärnor, men det kräver också en enorm förändring i den interna busstopologin. 7nm gör det dock möjligt för dom att klämma in lite vad dom vill så det är inte alls omöjligt. Har vi 1st CCX per chiplet så är det helt underbart även om det går att lösa akilleshälen med 2x CCX per chiplet på andra vis.

I runda slängar 12% snabbare än 2700X presterade den uppvisade Zen2 ES CPU'n:

Sen boostar 2700X mellan 3.9-4GHz all-core vilket gör att din räkning inte stämmer:

Dessa 3% IPC du räknar på hade jag också ökat minst sagt rejält i min uträkning om jag var du Dock är jag mycket säker på att den största IPC ökningen inte visas i CB då AMD knappast prioriterat 64/128-bit flyttalsoperationer i Zen2, utan endast 256-bit AVX/SIMD. Med det sagt så sandbaggar AMD hur Zen2 presterar i det mest intressanta, dvs heltal. Tar vi då med den låga effektförbrukningen med i beräkningen som skvallrar om låga frekvenser och ändå petar Zen+ i ögat i CB där jag misstänker det är som minst skillnad så kommer det stora IPC ökningen alltså visas i andra benchmarks mer tydligt.

Det finns ingen anledning för AMD att biffa upp denna del av back-end. Det som definitivt talar emot det är implementeringen av en fet 256-bit FPU. Det som gör att Zen2 ändå får en ökning är alltså dess mer kraftfulla front-end som matar 128-bit FPU back-end till dess absoluta fullo (som redan var bra matad innan). Därför blir det också hopplöst fel att jämföra hur Zen2 enkeltrådat kommer stå sig mot 9900K baserat på extrapolerade CB SC resultat. Jag gillar dock din tanke bakom det.

Låt oss börja såhär, ledningsbanorna till RAM är långa. Dom har med all respekt i sin tur heller inget med IPC att göra heller. AMD har infinity fabric med löjligt låga latenser och i en förfinad version i Zen2 dessutom så jag tror inte det är ett problem, speciellt inte när integrerad IMC varit deras signum. Att inte köra allt monolitiskt är ingen nackdel om man kan det där med implementeringar och interconnect. AMD kan det där väl, och får dom till låg latens mellan I/O och RAM så är det en vinnande lösning. En integrerad minneskontroller är alltid snabbast men vi får se hur väl infinity fabric funkar när man kan mäta latens till RAM på Zen2 sen Cachearkitekturen och dess hierarki har också en vansinnigt stor inverkan på detta. En fördubblad L3 cache och/eller L4 cache skulle dölja latens på ett perfekt sett. CPU-krävande spel kräver låg latens till RAM och/eller snabb cache och exemplet med Broadwell-C är ett lysande exempel på vad som händer när CPU behöver fråga efter data färre gånger från RAM om den kan lägga det i en cache. AMD har garanterat tänkt på detta 1 och 1000 gånger när man fimpar en on-die IMC.

Gör AMD en Crystal Well som Intel hade på sin Broadwell-C med en riktig L4 LLC (vilket var en lysande integration av Intel som tyvärr togs bort i Skylake) så har vi ännu ett extremt farligt vapen. Jag misstänker att så är fallet då I/O är lite väl stor för att utesluta L4 cache, trots 12/14nm.

Ger mitt stöd här till din post då Zen2 garanterat kommer ha massivt ökad IPC, men INTE i CB då AMD inte har något behov att förbättra 64/128-bit flyttal. Anledningen till ökad poäng här som sagt mot 2700X förutsatt att det enskilt inte är ett frekvensövertag är uppbiffad front-end som kan mata back-end bättre.

Spot-on.

Tanken är god men HBM är ju inte SRAM. Överflödigt med bandbredd, men latensen är densamma som DRAM på ~40ns. Latensen på större block från RAM blir alltså ofantligt mycket lägre med SRAM som man såg på Broadwell-C (observera att latensen i diagrammet dubblas per rad:

Vid större läsningar av block så har Broadwell-C där med sitt onboard SRAM en ofantlig fördel. CPU-bundna spel är just ett av dessa fall där 5775C, trots avsaknad av alla Skylakes förbättringar, avsaknad av högre klockfrekvenser och DDR4 samt 2MB mindre L3 cache lätt kan mata fram mer fps i många av dessa fall i spel. Jag har flera gånger sett fall där 5775C skär som genom smör än idag mot senare generationer, men det varierar från spelmotor till spelmotor. SRAM blev samtidigt också ett utmärkt sätt att minimera risken för stuttering som plågat många 4-kärniga Intel processorer i spel:

Med ovan sagt, givetvis är Skylake i dom allra flesta fall en mycket bättre CPU men tanken med SRAM i en MCM som Intel gjorde med Broadwell var en lysande idé att råda bot på att bli CPU-bunden i spel.

Relevant för tråden:

OM det är cache i I/O chipleten på Zen2 så vet vi nu åtminstone att det är SRAM

Hon har även uttalat sig någonstans att AMD fokuserat hårt att få CPU-bound scenarion i spel att bli bättre på Zen2. Eftersom spel är latenskänsliga så betyder detta att man är väl medveten om att cache och I/O delen måste lira fint. I/O delen ser trots 14nm lite väl stor ut för att inte innehålla SRAM. Designen i sig själv med extern minneskontroller ökar latens, men den sitter fortfarande on-board och latensen kan lika väl ha minskats i andra aspekter för att kompensera, och den är framför allt numera konsekvent. Spel t.ex som läser lite större block från RAM, kan dessa hämtas från I/O delen så kommer Zen2 skina i spel så länge man som sagt lyckas med resten utav cacheimplementationen, och cacheblocken i Zen2 har redan tvingats genomgå stora uppgraderingar i och med att dom numera ska orka mata en 256-bit FPU fullt ut. Lite mer belägg för det jag skrivit ovan:

IC: When you say improved latency, do you mean average latency or peak/best-case latency?

MP: We haven’t provided the specifications yet, but the architecture is aimed at providing a generational improvement in overall latency to memory. The architecture with the central IO chip provides a more uniform latency and it is more predictable.

https://www.anandtech.com/show/13578/naples-rome-milan-zen-4-...

Det som är ruskigt intressant är att man med Zen2 på TSMC 7nm sagt hälften av strömkonsumtionen med samma prestanda ELLER samma strömkonsumtion med 25% högre prestanda (klockfrekvens). Med tanke på dom ruskigt låga förbrukningssiffrorna i eventet så har dom betydligt mer i frekvens att ge vilket dom upplyste om. 5GHz är heller inget magiskt tal, utan AMD gjorde 4.4GHz boost med 12nm, och 5GHz är bara exakt 12% därifrån. Jag skulle bli mycket förvånad om inte top SKU's kommer med 5GHz boost eller något över till och med. MI60/Vega2 på samma process fick 1800MHz boost vilket är en ökning med 16.6% i frekvens från Vega1, och då pratar vi en hel GPU med sjukt mycket fler transistorer. Alltså, tidigare 12nm nådde 4.4GHz boost och en ökning på 16.6% i frekvens blir på Zen2 vadå? Denna behövs dessutom bara uppnås i 1-2core boost, och inte en hel GPU i jämförelse. Ribban kan med all respekt läggas HÖGT här. Jag gissade 4.4-4.6GHz på 12nm, och jag prickade rätt i nedersta laget då 12nm var lite utav en besvikelse men fortfarande baserad på 14nm LP nod som inte hade mer att ge. Denna 7nm nod är en state-of-the-art high power nod och Zen ÄR en högfrekvensdesign, trots hög IPC. Fullt ös!

Frekvenserna som 7nm möjliggör blir alltså det ena vapnet för att pusha enkeltrådad prestanda, men instruktioner per klockcykel ökar rejält också är jag helt övertygad om. Hela front-end är i princip ombyggd och det är Zen/Zen+ svaghet då den redan har den fetaste back-end med högst total throughput av någon annan x86 CPU tillverkad. Dom CPU's med hög ILP/IPC har uteslutande alltid en kraftfull front-end för att kunna mata exekveringsenheterna. Även back-end är ju bekräftat att den har fått sig en uppdatering. Antagligen har man gjort ALU'erna mer symmetriska/minskat latens på vissa INT operationer och sett över AGU's, men sannolikt så behåller nog AMD strukturen om 6 INT pipes med 4st ALU's+2AGU's.

En annan bonus är att AMD inte bara dubblat allt i designen för 256-bit ops utan dom verkar köra full frekvens även vid AVX2/256-bit operationer:

IC: With the FP units now capable of doing 256-bit on their own, is there a frequency drop when 256-bit code is run, similar to when Intel runs AVX2?

MP: No, we don’t anticipate any frequency decrease. We leveraged 7nm. One of the things that 7nm enables us is scale in terms of cores and FP execution. It is a true doubling because we didn’t only double the pipeline with, but we also doubled the load-store and the data pipe into it.