Vad är grejen med att trycka ihop så många transistorer som möjligt på en cpu, på så liten yta som möjligt?

Det tar tid för elektroner att färdas från en ände av en CPU till den andra änden. Skulle ta ännu längre tid för att färdas från ena änden av ett moderkort till den andra.

Om man antar att de elektriska signalerna färdas med ljusets hastighet (i verkligen så rör de sig lite långsammare i kretsar), och om man antar en klockfrekvens på 1GHz, så hinner signalen färdas maximalt 30cm på en klockcykel. Högre klockfrekvenser innebär kortare sträcka per klockcykel, och sedan så måste man ju hinna göra något med signalen när den väl kommit fram.

Sen så har man traditionellt byggt mikroprocessorer som monolitiska kretsar, och då blir det rejält dyrare om man gör dem större.

(Historisk fotnot: Förr i världen, innan integrerade kretsar blev populära, så var en CPU vanligtvis utspridd över flera kretskort med en massa enskilda komponenter och tog en massa plats.)

Det har alltid varit drivande att minimera ytan på en krets i en wafer - av kostnadsskäl och också av yeld-skäl då större yta ger större risk för 'träff' av kristallfel i wafern eller smutspartikel vid exponering eller annan behandling på waferns yta - det är många gånger det åker fram och tillbaka med beläggning, exponering tvättning etsning och jon-implantation, metallbeläggning, oxidering etc. om och om igen och det räcker att det skiter sig på någon punkt i en lager i hela processen för att den kretsen skall dömas bort. Mindre kretsar med liten yta ger fler överlevande kretsar per wafer än med stora kretsar då mängden fel är statistiskt konstaterad per ytmått men inget som går att styra och det kanske är 15 -20 fel per wafer och yelden blir inte så bra om det bara får rum 50 stora kretsar gentemot 500 små kretsar på en wafer

Minneskretsar är lite enklare i det avseendet än CPU där en stor del av ytan är unik med logiska funktioner som inte är av repetitiv natur då man i minneskretsar har reservblock som kan länkas om och felaktiga block låsas ut - typ ha en eller 2 reservblock per lager för en multilager-Flashminne.

Sedan har man det andra som redan har nämnt - ljushastighet i mediumet (dielektriska konstanten för kisel (Er=11.68 och kiseloxider Er=3.9 främst) och 1/roten ur Er ger våghastighet c_kisel=0.292 för kisel och c_kiseloxid=0.506 vilket gör att våglängden för 4 GHz är 37 mm för kiseloxid och 21 mm för ren kisel). - detta kräver tänk i klockdistrubitionen, databussar och logiska grindkopplingar så att det ripplar ut rätt över ytan då det är en hel period (2 potentiella bit information) försenat 37 resp 21 mm bort på kretsytan beroende om ledare går över kisel eller kiseloxid i sin stripline eller mictrostrip-struktur i lagren på kiselytan, och snarare båda i blandning samtidigt i kretsen - i verkligheten är fördröjningen större då omladdning av kapacitanser i transistorers gate (i logiska grindar) i ändpunkterna tar också tid och då vill man också minimera dess kapacitans då omladdning i högt takt generar - ja just det - värme...

Detta är inget lätt och det har optimerats hela tiden sedan 1970-talet i att försöka bemästra processerna och att byta till annan substrat som safir eller annan mer exotiskt material med tex lägre dielektrisk konstant är inget som görs i en handvändning utan man hamnar i princip på 70-tals nivå igen och behöver flera tiotals år optimering innan man är tillbaka till samma prestanda som det är med kisel idag.