TSMC:s 5-nanometersteknik går om Intel och Samsung i transistortäthet

När Wikichip analyserar TSMC:s senaste tillverkningsteknik 5 nanometer framgår att bolaget tar på sig ledartröjan.

Kretstillverkaren TSMC meddelade nyligen att volymproduktion på 5 nanometer inletts. Sedan tidigare står klart att en 90-procentig ökning av transistordensitet står på menyn, men när Wikichip analyserar företagets nya tillverkningsprocess framkommer fler detaljer om tekniken med det interna kodnamnet N5.

Exakta specifikationer kring tillverkningsprocessen är inte släppta av TSMC, men Wikichip uppskattar att poly pitch samt metal pitch är i storleksordningarna 48 respektive 30 nanometer, vilket resulterar i en transistordensitet om 171,3 miljoner transistorer per kvadratmillimeter (mm²). Detta skulle innebära en 87-procentig ökning i densitet jämfört med företagets tillverkning på 7 nanometer.

tsmc-5nm-density-q1-2020.png

Den nya tillverkningstekniken är företagets första att bygga på EUV-litografi, extreme ultraviolet, och ska erbjuda 15 procent högre frekvenser vid samma strömförbrukning som samma krets på 7 nanometer, alternativt 30 procent lägre strömförbrukning vid samma frekvenser. Därtill tillkommer ett högpresterande extreme LVT-utförande, som pressar upp klockfrekvenserna upp till 25 procent, på bekostnad av transistordensitet.

tsmc-mask-count.png

Övergången till EUV för också med sig en förenkling i antalet masker som används i litografiprocessen. Wikichip rapporterar att TSMC:s N5 är den första tekniken i företagets historia som kräver färre masker än föregångaren. Tillverkningstekniken N7 som nyttjar DUV, deep ultraviolet, kräver cirka 87 masker, medan N5 med EUV kräver uppskattningsvis 81 stycken.

Om TSMC fortsatt på det inslagna spåret med DUV på 5 nanometer hade antalet masker istället varit 115 stycken. Nackdelen med fler masker är att de bygger på ledtiderna och komplexiteten i tillverkningsprocessen, något som i sin tur ger högre kostnader för TSMC och i slutändan vanliga konsumenter.

sram-density-tsmc-5.png
n5-sram-perf.png

Med N5 har TSMC även gjort betydande framsteg inom SRAM, minnestypen som främst återfinns i bland annat cacheminne. Med N5 går företaget om både Intel och Samsung i densitet, och även det görs med två alternativ. En SRAM-cell i det lägre presterande high density-utförandet tar upp 0,021 µm, medan high performance-cellen istället breder ut sig över 0,025 µm. Frekvensmässigt rapporterar Wikichip att SRAM på TSMC:s N5 som L1-cache presterar optimalt vid frekvenser om 4 100 MHz vid 0,85 V.

wikichip_tsmc_logic_node_q2_2019.jpg

Med sin tillverkningsteknik N5 på 5 nanometer tar TSMC på sig ledartröjan på halvledarmarknaden. De första konsumentprodukterna på 5 nanometer återfinns med största sannolikhet i Apples kommande telefoner i form av processorn A14. Datorrelaterade konsumentprodukter såsom AMD:s arkitektur Zen 4 kommer med största sannolikhet tillverkas på TSMC:s förfinade 5-nanometersprocess, N5P, med start år 2021.

Analysen från Wikichip avslutas med att Intel, som innan problemen med 10 nanometer var marknadsledande, väntas återta ledningen när de introducerar sin 7-nanometersteknik. Denna spås dock komma till användning på bred front först senare år 2021, medan TSMC året därpå väntas återta ledningen med introduktionen av 3 nanometer.