Intel Xeon tar steget till PCI Express 5.0 med sockel LGA 4677

Intel Xeon tar steget till PCI Express 5.0 med sockel LGA 4677

En kommande sockel för Intel Xeon får ett rejält ökat antal kontaktstift, detta för att rymma både PCI Express 5.0 och CXL.

Läs hela artikeln här

Ja då kan vi ju sluta att snacka om att Intel endast kör PCIe 3.

Jag undrar hur de får fram antalet stift på sockeln.
Någon som har koll varför de använder 4677 istället för exempelvis 4678?

LGA 4677 ska alltså tillverkas på en 7nm nod? Ska inte Intel tillverka på sina egna noder? Ska de inte köra på 10nm eller hoppar Intel över 10nm till 7nm istället?

Kan vi räkna med att konsumentversionen det vill säga efterträdaren till kommande Skylake-X 10xxx-serien kommer ett halvår efter server processorerna?

Skrivet av Ryzer:

Ja då kan vi ju sluta att snacka om att Intel endast kör PCIe 3.

Ja, 2021 kan vi det, om vi driver en serverhall.

Det blåser upp till PCI Express storm. 120mm fläktar på moderkorten!

Edit: PCE heter det ju inte!

Senast redigerat 2019-10-14 14:56
Skrivet av Lodisen:

Jag undrar hur de får fram antalet stift på sockeln.
Någon som har koll varför de använder 4677 istället för exempelvis 4678?

De stoppar helt enkelt dit så många stift som de behöver. Bara en DDR4-sticka har t.ex. 288 kontakter, vilket blir en väldans massa stift med 8 minneskanaler. En x16 PCIe-sockel har 162 kontakter, etc. Sen ska processorn ha ström, det kräver en stor mängd stift eftersom varje stift bara klarar en viss mängd ström och troligtvis är det väl också olika delar av processorn som ska ha ström etc.

Intel vill förstås hålla antalet stift så lågt det går, mer stift gör sockeln mer komplicerad och därmed dyrare att tillverka. Men ska man ha 8 minneskanaler och mängder av PCIe-banor så går det åt stift.

Skrivet av kelthar:

Det blåser upp till PCE Express storm. 120mm fläktar på moderkorten!

PCI-E wars is on!

Skrivet av Lodisen:

Jag undrar hur de får fram antalet stift på sockeln.
Någon som har koll varför de använder 4677 istället för exempelvis 4678?

Osäker på om intel har publika datablad för pinout, där kan man ju se vad alla pins används för. Men det är ju inte svårare än så att man väljer antal efter funktion. Så om PCI-E 5 kräver 10 fler pins, varför skulle de då ha 11 till?

T ex såhär ser det ut för en MOS 6502 med 40pin, brukar vara lite enklare att förstå genom att titta på enklare designer.

Senast redigerat 2019-10-14 15:04
Skrivet av sKRUVARN:

Osäker på om intel har publika datablad för pinout, där kan man ju se vad alla pins används för. Men det är ju inte svårare än så att man väljer antal efter funktion. Så om PCI-E 5 kräver 10 fler pins, varför skulle de då ha 11 till?

T ex såhär ser det ut för en MOS 6502 med 40pin
http://blog.3b2.sk/igi/image.axd?picture=2016%2f1%2f6502CPU.gif

Det ironiska i den bilden är att det är 3 pins utan funktion...

Edit: Eller i alla fall utan funktion utåt sett, kan ju vara funktion för tillverkaren...

Skrivet av skewgen:

Det ironiska i den bilden är att det är 3 pins utan funktion...

Edit: Eller i alla fall utan funktion utåt sett, kan ju vara funktion för tillverkaren...

Eller så skulle det kunna vara så att man valt att just den CPUn ska passa i en standard-sockel.

Efter kärnorna kommer nu socklarnas krig, flest pinnar vinner 😊

Skickades från m.sweclockers.com

PCIe 4.0, versionen som Intel glömde....

Pinnar i socklar känns så förra årtusendet, det är ju modernare att köra trådlöst.

Det här är oerhört intressant. Känns lite som att nu börjar kriget på allvar.

Nå, det är ju ett bra tag till Computex 2021, som sannolikt är det första tillfället vi kommer få veta något mer konkret om dessa, möjligen även se dem. Men ändå: intressant. När gjorde Intel något som var intressant sist?

Då väntar vi med spänning tills AMD börjar prata om PCIe 5.0 och CXL offentligt. Min gissning är att det kan hända med Zen 4, också under 2021.

Skrivet av sKRUVARN:

Osäker på om intel har publika datablad för pinout, där kan man ju se vad alla pins används för. Men det är ju inte svårare än så att man väljer antal efter funktion. Så om PCI-E 5 kräver 10 fler pins, varför skulle de då ha 11 till?

T ex såhär ser det ut för en MOS 6502 med 40pin, brukar vara lite enklare att förstå genom att titta på enklare designer.
http://blog.3b2.sk/igi/image.axd?picture=2016%2f1%2f6502CPU.gif

Din bild är ju väldigt illustrativ till frågan "varför udda antal pinnar", man har ju där valt 3 (udda antal) pinnar som inte är kopplade till något

Exakta antalet pinnar är nog lite av en slump. Typiskt vill man ha viss asymmetri så det bara blir ett uppenbart sätt man kan sätta CPUn. I dagens CPUer är det ju lite mellan tummen och pekfingret exakt hur många pinnar som används för jord och Vcore (behövs långt mer än en av dessa flera olika skäl).

Ser fram emot CXL betydligt mer än PCIe med högre bandbredd. Detta då CXL är en rejält steg framåt i sättet man faktiskt kan utnyttja en högre bandbredd mellan CPU och periferienheter!

Senast redigerat 2019-10-14 15:47
Skrivet av ThomasLidstrom:

PCIe 4.0, versionen som Intel glömde....

Har varit känt länge att pci-e 4 bara e en parantes eftersom den kom ut alldeles för sent & pci-e 5 bara ca ett halvår senare i färdigställande av standard.

Skrivet av Lodisen:

Jag undrar hur de får fram antalet stift på sockeln.
Någon som har koll varför de använder 4677 istället för exempelvis 4678?

Det beror på att det räckte med 4677 stift.

Varför uppges PCIe 5.0 som en orsak till det höga antalet stift? Den kan väl inte kräva fler stift än tidigare versioner om den ska vara bakåtkompatibel.

Skickades från m.sweclockers.com

Skrivet av Ase:

Har varit känt länge att pci-e 4 bara e en parantes eftersom den kom ut alldeles för sent & pci-e 5 bara ca ett halvår senare i färdigställande av standard.

2 år är en rätt så lång parentes. Och vi vet ju inte än om PCI-E 5.0 kommer att vara lätt att implementera, X570 drar ju mycket ström p.g.a PCI-E 4.0 ren, så skalar det till PCI-E 5.0 lär vi se chipset med 20-30 W TDP :/

Skrivet av Esseboy:

2 år är en rätt så lång parentes. Och vi vet ju inte än om PCI-E 5.0 kommer att vara lätt att implementera, X570 drar ju mycket ström p.g.a PCI-E 4.0 ren, så skalar det till PCI-E 5.0 lär vi se chipset med 20-30 W TDP :/

Var därför pci-e4 dröjde var att de inte hade nån bra strömförsörjning ledning arkitektur vilket de ändrade med pci-e 5 så det skulle bli bättre gissar att det är anledningen att bara AMD tog chansen med pci-e 4 (på serversidan så har det börjat dyka upp prototyper med pci-e 5 de skippar pci-e4 också e väl bara ssd er som bryr sig om pci-e 4a eftersom pci-e3 e begränsande där (mest på konsumentsidan eftersom det finns få pci-e linor) annars så kör serversidan fler pcie linor istället )
P.S allt detta e bara vad jag läst & som jag uppfattat det e mer intresserad av moderkortkretsar än om AMD eller Intel e snabbast i nåt spel ser fram mot massa nytt & nya tekniker MVH Arne

Senast redigerat 2019-10-14 18:03
Skrivet av Ase:

Var därför pci-e4 dröjde var att de inte hade nån bra strömförsörjning ledning arkitektur vilket de ändrade med pci-e 5 så det skulle bli bättre gissar att det är anledningen att bara AMD tog chansen med pci-e 4 (på serversidan så har det börjat dyka upp prototyper med pci-e 5 de skippar pci-e4 också e väl bara ssd er som bryr sig om pci-e 4a eftersom pci-e3 e begränsande där (mest på konsumentsidan eftersom det finns få pci-e linor) annars så kör serversidan fler pcie linor istället )
P.S allt detta e bara vad jag läst & som jag uppfattat det e mer intresserad av moderkortkretsar än om AMD eller Intel e snabbast i nåt spel ser fram mot massa nytt & nya tekniker MVH Arne

Hur har dom fixat det med PCI-E 5.0? Speciellt när de ska upp i dubbla hastighet igen

Hehe, jag skrev för ett tag sen i en annan tråd om att Intel kanske kommer att köra en fuling och hoppa över PCI-e 4.0 helt och hållet. För en gångs skull så hade jag rätt. Även om 4.0 kommer att räcka till ett bra tag framöver, så blir det inte "det senaste och snabbaste". Dock så lär i alla fall på kort sikt detta innebära att AMD tar lite marknadsandelar ifrån Intel, för i alla fall jag är inte speciellt sugen på att köpa någon "refresh" historia med bara PCI-e 3.0.

Hur smart är det att komma med sockelbyte två gånger på två år på serversidan?
Byter man ändå moderkort samtidigt som CPU, eller vill man ha bättre möjligheter att byta CPU under moderkortets livslängd?
Spelar det någon roll om olika delar av serverparken har olika socklar?